1.4nm正式亮相，台积电更新路线图

台积电指出，与即将于今年晚些时候量产的 N2 工艺相比，A14 将在相同功耗下实现高达 15% 的速度提升，或在相同速度下降低高达 30% 的功耗，同时逻辑密度将提升 20% 以上。台积电凭借其在纳米片晶体管设计与技术协同优化方面的经验，正在将其 TSMC NanoFlex 标准单元架构升级为 NanoFlex Pro，从而实现更高的性能、能效和设计灵活性。

台积电董事长兼首席执行官魏哲家博士表示：“我们的客户始终着眼于未来，而台积电的技术领导力和卓越的制造能力为他们提供了可靠的创新路线图。台积电的尖端逻辑技术（例如 A14）是连接物理世界和数字世界的全面解决方案的一部分，旨在释放客户的创新潜能，推动人工智能的未来发展。”

除了A14之外，台积电还首次推出了新的逻辑、特殊工艺、先进封装和3D芯片堆叠技术，这些技术为高性能计算（HPC）、智能手机、汽车和物联网（IoT）等广泛的技术平台做出了贡献。这些产品旨在为客户提供一整套互联技术，以推动其产品创新。它们包括：

台积电提供一系列解决方案，以增强其逻辑技术的强大计算能力和效率。这些解决方案包括与台积电紧凑型通用光子引擎 (COUPE) 的硅光子集成、用于 HBM4 的 N12 和 N3 逻辑基片，以及用于人工智能的全新集成电压调节器 (IVR)，与电路板上单独的电源管理芯片相比，其垂直功率密度提高了 5 倍。

台积电业务发展与全球销售高级副总裁兼副首席运营官Kevin Zhang表示：“A14 是我们全节点的下一代先进硅技术。” “如果从速度来看，与 N2 相比，其速度提高了 15%，功耗降低了 30%，逻辑密度是整体芯片密度的 1.23 倍，或者至少是混合设计的 1.2 倍。所以，这是一项非常非常重要的技术。”

台积电预计，与 N2 相比，A14 将在相同的功耗和复杂度下实现 10% 至 15% 的性能提升，在相同的频率和晶体管数量下降低 25% 至 30% 的功耗，并在混合芯片设计和逻辑电路中提高 20% 至 23% 的晶体管密度。由于 A14 是一个全新的节点，因此与 N2P（利用 N2 IP）以及A16（采用背面供电的 N2P）相比，它将需要新的 IP、优化和 EDA 软件。

Kevin Zhang表示：“这项技术还采用了台积电的NanoFlex Pro技术，[这实际上]是一种设计技术协同优化（DTCO）技术，允许设计人员以非常灵活的方式设计产品，从而实现最佳的功率性能优势。这项技术将于2028年投入生产。该技术的第一个版本没有背面供电轨。”

当然，台积电了解开发高性能客户端和数据中心应用的客户的需求，因此计划在2029年推出支持SPR背面供电的A14。目前，该公司尚未透露该制程技术的具体名称，但可以合理地预期它将被称为A14P，遵循台积电的传统命名法。展望未来，预计 A14 将在 2029 年之后推出其最高性能版本 (A14X) 和成本优化版本 (A14C)。

如上所述，台积电 A14 系列工艺技术的关键优势之一是该公司的 NanoFlex Pro 架构，该架构将使芯片设计人员能够微调晶体管配置，以实现针对特定应用或工作负载的最佳功率、性能和面积 (PPA)。使用非 Pro FinFlex，开发人员可以在一个模块内混合搭配来自不同库（高性能、低功耗、面积高效）的单元，以优化性能、功率和面积。台积电尚未披露NanoFlex与 NanoFlex Pro 之间的明确技术细节，因此我们只能猜测新版本是否允许对单元（甚至晶体管）进行更精细的控制，或者它是否会提供更好的算法和软件增强功能，以便更快地探索和优化晶体管级的权衡。

台积电计划在 2028 年投产基于 A14 制程技术的芯片，但并未透露是否会在今年上半年或下半年开始量产。考虑到 A16 和 N2P 将于 2026 年下半年（即 2026 年底）开始大规模生产，而芯片将于 2026 年上市，我们推测 A14 的目标生产时间是 2028 年上半年——有望满足下半年推出的客户应用需求。

台积电透露，公司计划于2024年第四季度开始生产基于性能增强型N3P（第三代3纳米级）工艺技术的芯片。N3P是N3E的后续产品，主要面向需要增强性能并保留3纳米级IP的客户端和数据中心应用。N3X将于今年下半年取代该技术。

台积电的N3P是N3E的光学微缩工艺，它保留了设计规则和 IP 兼容性，同时在相同漏电流下性能提升 5%，或在相同频率下功耗降低 5% 至 10%，并且对于典型的逻辑、SRAM 和模拟模块混合设计，晶体管密度提升 4%。由于 N3P 的密度增益源于改进的光学器件，它能够在所有芯片结构上实现更好的扩展，尤其有利于大量使用 SRAM 的高性能设计。N3P 现已投入生产，因此该公司目前正在为其主要客户基于该技术开发产品。

与 N3P 相比，N3X 有望在相同功率下将最大性能提高 5%，或在相同频率下将功耗降低 7%。然而，与 N3P 相比，N3X 的主要优势在于它支持高达 1.2V 的电压（对于 3nm 级技术来说，这是极限值），这将为需要它的应用程序（即客户端 CPU）提供绝对最大频率 (Fmax)。Fmax 的代价是：漏电功率高达 250%——因此，芯片开发人员在构建基于 N3X 且电压为 1.2V 的设计时必须小心谨慎。 N3X芯片预计将于今年下半年实现量产。

台积电业务发展与全球销售高级副总裁兼副首席运营官Kevin Zhang表示：“N3P 于去年年底（2024 年）开始量产。我们将继续增强我们的 3 纳米技术。我们的策略是，在推出新节点后，我们会继续进行增强，以便我们的客户能够获得技术扩展带来的好处。我们认识到，对于我们的客户来说，进入[新]节点是一项重大投资，例如在生态系统中开发 IP。因此，我们希望我们的客户能够在每个新节点上继续从他们的投资中获得更多收益，但同时，我们也在产品层面为他们提供增强功能。”

台积电倾向于在一个工艺开发套件中提供多种工艺技术迭代（例如 N5、N5P、N4、N4P、N4C）。一方面，这使得该公司能够尽可能长时间地使用昂贵的设备；另一方面，这也使其客户能够尽可能长时间地重复使用其 IP。因此，N3P 和 N3X 理所当然地成为 N3 系列生产节点的补充。

虽然技术爱好者的目光都集中在台积电依赖于全栅（GAA）纳米片晶体管的2nm 级制造工艺上，但未来几个季度将上市的绝大多数用于客户端应用的先进处理器（包括下一代 iPhone、iPad 和 Mac）将采用台积电的 N3 系列工艺技术制造。

不久前，半导体行业达到1万亿美元的说法似乎还只是个梦想。对于像我这样的行业观察家来说，这么说是一回事，但台积电真的这么做，那就完全是另一回事了。根据我对半导体生态系统的观察，我几乎毫不怀疑，这一定会实现。

关于 N2 最有趣的事情是 N5、N3 和 N2 之间流片数量的快速增长。这确实令人震惊。鉴于台积电 N3 在客户流片方面取得了压倒性胜利，我曾一度怀疑我们能否再次看到这样的成功，但现在我们做到了。同样，过去移动领域是早期流片的驱动力，但现在我们也有 AI/HPC 的驱动力。

台积电的先进封装技术已远远超越了如今已为人熟知的2.5D中介层技术。下图由台积电提供，用于展示其3DFabric技术组合的构成要素。台积电表示，晶体管技术与先进封装集成技术相辅相成，为客户提供完整的产品级解决方案。

集成扇出 (InFO) 技术于 2016 年首次应用于移动应用。该平台现已扩展至支持汽车应用。

还有更新的晶圆系统 (TSMC-SoW) 封装。这项技术将集成规模拓展至晶圆级。其中一种是先芯片 (SoW-P) 方法，即将芯片放置在晶圆上，然后构建集成式 RDL 将芯片连接在一起。另一种是后芯片 (SoW-X) 方法，即先在晶圆级构建中介层，然后将芯片放置在晶圆上。最后一种方法可以实现比标准光罩尺寸大 40 倍的设计。

虽然自动驾驶汽车备受关注，但人形机器人的需求也备受关注。台积电提供了下图，以说明所需的大量先进硅片。而将所有这些芯片集成到高密度、高能效的封装中的能力也至关重要。